IBM เปิดตัวเทคโนโลยี 0.7nm nanostack เพิ่มประสิทธิภาพ 50% ลดการใช้พลังงาน 70%

IBM เปิดตัวชิพทดสอบแรกที่ใช้เทคโนโลยีการผลิตระดับ **0.7 nm (7 angstrom) ซึ่งเป็นกระบวนการที่เล็กกว่า 1 nm เป็นครั้งแรกของอุตสาหกรรม รายงานระบุว่าประสิทธิภาพการทำงานสูงขึ้นถึง 50 % และประสิทธิภาพพลังงานดีขึ้น 70 % เมื่อเทียบกับโหนด 2 nm ของบริษัทเอง การพัฒนาใหม่นี้อาจเปลี่ยนแนวทางการออกแบบทรานซิสเตอร์ในอนาคตได้

Overview

เทคโนโลยี nanostack transistor ของ IBM ใช้วัสดุและกระบวนการผสานแผ่นซิลิคอนสองแผ่นเข้าด้วยกันโดยการบอนด์ด้วยชั้น dielectric ที่บางมาก ซึ่งแตกต่างจากโครงสร้างแบบ GAA nanosheet ที่ใช้แผ่นเดียวในโหนด 2 nm ที่เปิดตัวในปี 2021 การจัดเรียงแบบแนวตั้งนี้ทำให้สามารถลดพื้นที่แนวนอนของคู่ NFET‑PFET ได้อย่างมีนัยสำคัญ

กระบวนการนี้ยังไม่พึ่งพาเครื่อง High‑NA EUV ที่ยังไม่มีในศูนย์วิจัยของ IBM ที่อัลบานี, นิวยอร์ก ทำให้สามารถใช้เครื่อง Low‑NA EUV ที่มีอยู่แล้วได้ การใช้เทคโนโลยีที่ไม่ต้องพึ่งพาอุปกรณ์ลิทอกราฟีใหม่อาจช่วยให้ได้อัตราการผลิตที่สูงขึ้นในขั้นต้น

Technology Details

ในแนวคิด nanostack, NFET และ PFET ถูกสร้างบนแผ่นซิลิคอนแยกกัน จากนั้นทำการบอนด์ด้วยชั้น dielectric ที่บางระดับแองสตรอมม์ การแยกชั้นทำให้แต่ละประเภททรานซิสเตอร์สามารถปรับเงื่อนไขกระบวนการได้อิสระ เช่น การใช้วัสดุต่างชนิด หรือการจัดการ strain engineering ต่างกัน

การออกแบบนี้ทำให้โครงสร้าง CMOS เปลี่ยนจากการจัดวาง 2‑D เป็นการจัดวาง 3‑D ชั้นซ้อน ซึ่ง IBM ระบุว่าให้ความหนาแน่นของทรานซิสเตอร์เพิ่มเป็นประมาณ สองเท่า เมื่อเทียบกับโหนด 2 nm ปัจจุบัน การเปลี่ยนแปลงนี้ยังส่งผลให้ความหนาแน่นของ SRAM เพิ่มขึ้น **40 %

Performance Claims

IBM ให้ข้อมูลเปรียบเทียบเชิงตัวเลขระหว่างโหนด 0.7 nm กับโหนด 2 nm ดังต่อไปนี้

ประสิทธิภาพการทำงาน (Performance) เพิ่มขึ้นสูงสุด 50 %
ประสิทธิภาพพลังงาน (Energy efficiency) ดีขึ้น 70 %
ความหนาแน่นของ SRAM สูงขึ้น **40 %

การเพิ่มประสิทธิภาพเหล่านี้มาจากการลดขนาดพื้นที่ของคู่นิวเคลียส NFET‑PFET และการเพิ่มความหนาแน่นของทรานซิสเตอร์โดยไม่ต้องพึ่งพาการย่อขนาดเชิงกายภาพที่ยากต่อการทำต่อเนื่อง

Manufacturing Challenges

แม้จะมีข้อได้เปรียบด้านประสิทธิภาพ การใช้สองแผ่นซิลิคอนทำให้เกิดความท้าทายหลายประการ

การจัดตำแหน่ง (alignment) ระหว่างแผ่นต้องทำด้วยความแม่นยำระดับนานอันตราย หากมีข้อบกพร่องที่ชั้นบอนด์จะทำให้ชิพเสียหายทั้งหมด
ระบบส่งสัญญาณไฟฟ้าและการจัดการพาวเวอร์อาจซับซ้อนมากขึ้น เนื่องจากต้องเดินสายผ่านสองชั้นที่แยกกัน
การระบายความร้อนยากขึ้นเมื่อชั้นที่ทำงานอยู่ห่างจากฮีตซิงก์
ค่าใช้จ่ายเพิ่มขึ้นจากการต้องผลิตแผ่นซิลิคอนสองแผ่น, ขั้นตอนบอนด์และการทำให้แผ่นบางลง รวมถึงอัตราผลผลิตที่อาจต่ำกว่า

IBM ไม่ได้เปิดเผยข้อมูลด้านต้นทุนหรืออัตราผลผลิตของกระบวนการนี้ และชิพทดสอบที่ทำเสร็จมีขนาดเพียงเท่ากลีบนิ้วมือ ซึ่งอาจหมายถึงการนำไปใช้จริงยังอยู่ในระดับต้นแบบ

Market Implications

จากข้อจำกัดด้านต้นทุนและความซับซ้อนของการผลิต นักวิเคราะห์คาดว่าเทคโนโลยี nanostack จะเหมาะกับการใช้งานในศูนย์ข้อมูล (data center) ที่ต้องการการประมวลผล AI ระดับสูง ซึ่งมีปริมาณการผลิตใกล้กับขนาดรีเทคเคิล (reticle) มากกว่าการผลิตโปรเซสเซอร์สำหรับอุปกรณ์ผู้บริโภคทั่วไป

สำหรับตลาดคอมพิวเตอร์ส่วนบุคคลและอุปกรณ์เคลื่อนที่ การพัฒนา CFET แบบโมโนลิธิกอาจยังคงเป็นตัวเลือกที่เหมาะสมกว่า เนื่องจากไม่มีความต้องการการบอนด์สองแผ่นและความซับซ้อนของกระบวนการต่ำกว่า

อย่างไรก็ตาม การไม่ต้องพึ่งพา High‑NA EUV ทำให้ IBM สามารถเร่งการพัฒนาและทดสอบโหนดต่อไปได้เร็วขึ้น แม้ว่าจะต้องรอการปรับตัวของอุปกรณ์ lithography ใหม่ในอนาคต

Future Outlook

IBM ระบุว่าโหนดต่อไปจะอาจใช้เครื่อง High‑NA EUV ซึ่งมีขนาดฟิลด์การฉายแสงครึ่งหนึ่งของ Low‑NA EUV การผสานเทคโนโลยี nanostack กับ High‑NA EUV จะต้องแก้ไขปัญหาเรื่องการ stitching ของฟิลด์และการจัดตำแหน่งที่แม่นยำยิ่งขึ้น

นอกจากนี้ IBM ย้ำว่ากระบวนการเหล่านี้เป็น “pre‑competitive IP” ที่อาจให้สิทธิ์การใช้แก่ผู้ผลิตอื่น ๆ เช่น Rapidus ที่ได้ไลเซนส์เทคโนโลยี 2 nm ของ IBM มาก่อน การนำแนวคิด nanostack ไปใช้ในระดับการผลิตมวลจะต้องผ่านการปรับปรุงด้านต้นทุนและอัตราผลผลิตเป็นสำคัญ

Summary

IBM เปิดตัวชิพทดสอบแรกที่ใช้เทคโนโลยี 0.7 nm‑class ด้วยการจัดเรียงทรานซิสเตอร์แบบ nanostack ซึ่งอ้างว่ามีประสิทธิภาพการทำงานเพิ่ม 50 % และประสิทธิภาพพลังงานดีขึ้น 70 % เมื่อเทียบกับโหนด 2 nm อย่างไรก็ตาม ความซับซ้อนของการผลิตสองแผ่นและต้นทุนที่สูงอาจทำให้เทคโนโลยีนี้เหมาะกับการใช้งานในศูนย์ข้อมูล AI มากกว่าผลิตภัณฑ์อุปกรณ์ผู้บริโภคในเร็ว ๆ นี้.